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Structure ASIC行不行?
搶攻ASIC與FPGA的灰色地帶

【作者: 歐敏銓】   2004年03月25日 星期四

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相信有些人已注意到去年才冒出的一個新名詞 - "Structure ASIC",它是ASIC業者所提出的新解決方案,有意搶攻今日ASIC與FPGA之間的一大片空白市場。它的概念很簡單,既然標準電路單元(Standard Cell)的ASIC途徑太過僵化,而FPGA途徑又無法滿足高效能、低耗電等需求,那何不尋求中間路線,也就是在ASIC的電路設計加入可程化的邏輯區塊/金屬層,進而兼顧兩種技術的優勢。


這個想法頗具說服力,因為如大家所熟知的,ASIC與FPGA的優缺點正好是互相對立。ASIC雖能提供最佳的元件密度、高效能、低耗電及大量生產的成本效益,但卻有極高的投產門檻及變更設計上的困難。FPGA的可現場編程優勢明顯,但卻有元件密度不高的缺陷,這主要是因它將近九成的空間用在可程式的互連線路的原因;至於效率上,FPGA一般只能達到ASIC的20%,在耗電上更可能高於ASIC十倍至十五倍。


由此看來,這兩者的中間地帶確實存在,問題是該用什麼方法來加以填補呢?依Structure ASIC的業者所聲稱的,他們的作法能做到Standard Cell ASIC元件密度的35%,效能上更能達到七成左右,而在耗電上則只會高出二倍或三倍,但遠低於FPGA的狀況。此外,可自我定義的金屬層彈性則能讓客戶在設計成本上降低到原本的四分之一,並且省下不少在光罩上的成本。當然,他們也強調在設計時程上的好處,也就是從設計交出(design handoff)到出產原型(prototype),相較於一般需要三到六個月的ASIC來說,Structure ASIC只需要約六個星期的時間,快了一半以上。


然而,他們的說法在業界也遭到不少的質疑。以筆者所訪談過的三大代表性廠商:EDA工具的Synopsys、FPGA的Xilinx及晶圓大廠聯電之高階技術主管,都對此一解決方案持相當保留的態度,認為可行性恐怕不高,而主要的瓶頸至少有四點:一是欠缺標準化的製程;二是無相應的EDA自動工具;三是FPGA技術的成長快速;四是FPGA與ASIC轉換工具的日益成熟與便利。


進一步來看,我們可以說Structure ASIC的訴求在今日確實有其存在的利基與空間,但可惜地是,目前它還沒有足夠的工具來輔助生產,在氣勢上也未獲得太多大廠的背書支持。相較之下,FPGA不但設計模擬階段已成為主流方案,在考量邏輯閘複雜度的原型產出階段,FPGA也不斷拉近與ASIC之間的距離。其實目前在ASIC的設計案中,已有約四成的客戶採用FPGA做為模擬晶片,而Synopsys等EDA廠商也致力研發兩者之間的編譯轉換工具,因此未來這兩者之間互利關係應該更甚於競爭關係。


至於Structure ASIC究竟行不行呢?目前要下定論還言之過早,在電子業中總有新鮮事,Structure ASIC的概念也確實有動人之處,必會吸引到看好它的公司、組織投入其中,例如EDA大廠不願意做,還有許多新興或別具特色的EDA廠商可以協助開發,說不定還能一炮而紅呢。


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