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車用雷達IC設計之環境迴圈驗證 (2020.09.23)
本文聚焦於感測器實現數位部分的驗證,但這個環境迴圈方法可以容易延伸到驗證混合訊號和RF設計。
Cadence IC封裝參考流程 獲得台積電最新先進封裝技術認證 (2020.09.16)
益華電腦(Cadence Design Systems)宣佈,Cadence工具取得台積電最新 InFO 與CoWoS先進封裝解決方案認證,即以RDL為基礎的整合扇出型封裝InFO-R,與採用矽晶中介層(Silicon Interposer)封裝技術的CoWoS-S
全新PSpice for TI運用系統級電路模擬和驗證 縮短產品上市時間 (2020.09.15)
德州儀器(TI)近日發佈益華電腦股份有限公司(Cadence Design Systems Inc.)的 PSpice 模擬器新型定製版本。此版本讓工程師可自由對TI電源和訊號鏈產品進行分析,模擬複雜的類比電路
耐能智慧採用Cadence Tensilica IP提升終端裝置邊緣AI效能 (2020.09.07)
益華電腦(Cadence Design Systems)宣佈,終端人工智慧方案商耐能智慧 (Kneron)已將Cadence Tensilica Vision P6數位訊號處理器(DSP),整合到其專門針對人工智慧物聯網(AIoT)、智慧家庭、智慧監控、安全、機器人及工業控制應用的新一代晶片KL720中
掃除導熱陰霾 拉近IC與AI的距離 (2020.09.03)
不論是處理器或終端應用晶片,都面臨散熱的嚴峻挑戰,未來晶片設計也顯現高度整合與智慧化的發展趨勢。
高效能運算當道 低功耗設計為虎添翼 (2020.08.31)
無論行動裝置或者工業生產設備,一致的發展趨勢都是高效能運算。但高效能運算能否再往更高的目標發展,取決於能否有效降低功耗。
NXP:功耗是選擇元件最重要的標準 (2020.08.27)
由於人工智慧物聯網等高效能運算技術,得益於神經網路技術的進步,機器學習不再侷限於超級電腦的世界了。如今智慧型手機應用處理器可以執行AI推論,用於實現影像處理和其他複雜的功能
新唐科技利用Cadence Palladium Z1硬體驗證平台 加速MCU設計 (2020.08.23)
益華電腦(Cadence Design Systems)宣佈,新唐科技 (Nuvoton)採用Cadence Palladium Z1企業級硬體驗證模擬平台,以加速其工業及消費者應用程式之微控制器 (MCU) 的設計開發。與過去的解決方案相比,新唐科技使用Palladium Z1硬體驗證平台完成更快速的軟硬體整合,將作業系統啟動模擬時間從4天減少到只需60分鐘
NXP推出基於MCU的Glow神經網路編譯器 實現邊緣機器學習 (2020.08.06)
恩智浦半導體(NXP Semiconductors N.V.)發表eIQ機器學習(ML)軟體對Glow神經網路(Neural Network;NN)編譯器的支援功能,針對恩智浦的i.MX RT跨界微控制器,實現佔用較低記憶體並更高效能的神經網路編譯器應用
Cadence與聯電完成28奈米HPC+製程先進射頻毫米波設計流程認證 (2020.07.23)
聯華電子宣布Cadence毫米波(mmWave)參考流程已獲得聯華電子28奈米HPC+製程的認證。透過此認證,Cadence和聯電的共同客戶可利用整合的射頻設計流程,加速產品上市時程。此完整的參考流程是基於聯電的晶圓設計套件(FDK)所設計的
EDA雲端化一舉解決IC設計痛點 (2020.07.03)
今年六月,EDA龍頭廠商Cadence和Synopsys更同時宣布與台積電、微軟策略合作,採用微軟Azure雲端平台以加速IC設計流程的合作計畫,顯見EDA已正式進入雲端化時代。
雲端部署引領IC設計邁向全自動化 (2020.07.01)
IC設計業者要搶占車用、通訊或物聯網等熱門市場,以強大運算力實現快速驗證與設計已不足夠,部署彈性和整合資源將成為開發的關鍵考量,雲端部署會是重要的一步棋
先進製程推升算力需求 雲端EDA帶來靈活性與彈性 (2020.06.30)
次世代先進製程的晶片開發有很高的算力需求,因此企業開始採取具備彈性拓展與使用靈活性優勢的雲端解決方案。
Cadence與台積電、微軟合作 以雲端運算縮減IC設計簽核時程 (2020.06.17)
益華電腦(Cadence Design Systems, Inc.)宣佈與台積電及微軟三方合作之成果。該合作的重點是利用雲端基礎架構來縮短半導體設計簽核時程。透過此合作,客戶將可藉由微軟 Azure上的Cadence CloudBurst平台,採用台積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案,獲得加速完成時序簽核的途徑
內外兼顧的EDA設計新思維 (2020.06.08)
許多的電子運算設備都已經導入了機器學習的能力。隨著AI應用規模不斷提高,EDA工具也將更為蓬勃發展。
Cadence數位與客製/類比EDA流程 獲台積電N6及N5製程認證 (2020.06.08)
全球電子設計廠商益華電腦(Cadence Design Systems, Inc.)宣佈,為台積電N6及N5製程技術提供優化結果,增強其數位全流程及客製/類比工具套裝。Cadence工具套裝運用於台積電最新N6及N5製程技術,已通過台積電設計規則手冊(DRM)及SPICE模型認證
Cadence為Arm CPU行動裝置開發 強化數位流程及驗證套件 (2020.06.02)
電子設計商益華電腦(Cadence Design Systems, Inc.)宣布擴大與Arm的長期合作關係,強化以Arm Cortex- A78和Cortex-X1 CPU為設計基礎的行動裝置開發。為了推動Cortex-A78和Cortex-X1的採用,Cadence提供了全面的數位化全流程快速採用套件(RAK),幫助客戶在功耗、性能和面積(PPA)上進行最佳化,並提高整體設計生產力
Cadence:透過內外兼具的EDA佈局 加速設計流程 (2020.05.26)
一般來說,AI對於EDA工具的影響,多半需要考量兩個部分。EDA工具通常面臨著解決許多難以解決的挑戰,這些挑戰需要利用更先進的方法來加以管理。例如,在佈局和設計路線流程的早期,就先評估大型數位化設計的線路擁擠或可能的錯誤
2020年5月(第343期)RISC-V的自由、平等、博愛 (2020.05.05)
做為運算指令集, RISC-V最重要的特色,就是開放。 它可以自由地用於任何項目上, 也允許任何人進行開發與設計, 你可以是任何人,你也可以為任何事。 基於這些特色,讓RISC-V在發展上有著相當不同的風貌
Cadence發表iSpatial技術與新數位流程 提升晶片PPA目標 (2020.04.23)
為因應更趨複雜的晶片設計與先進製程需求,電子設計自動化(EDA)方案供應商益華電腦Cadence Design Systems)宣布,推出全新的數位全流程,結合新推出的iSpatial技術與機器學習(ML)功能,能大幅縮短整體晶片開發的時間,同時更進一步提升晶片本身的PPA(效能、電耗、面積)結果


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