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多路输出可编程时脉简化嵌入式多处理器设计
 

【作者: Baljit Chandhoke】2016年05月13日 星期五

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今日的嵌入式产品与几年前的产品相比较,要来得更复杂和精密。这类设计可​​能会包括现场可程式化闸阵列(FPGA)晶片及一个分开的图形处理器(GPU),再加上多种连接埠,如视频端子、USB、Wi-Fi、高速有线乙太网路,或什至工业用ModBus或FieldBus。这些每一个处理器和子系统都需要不同的时脉频率和类型,彼此之间却不相关连,因此各有其不同的时脉讯号需求。设计这样的系统─产生精密效能的不同时脉,并给予这些时脉个别的负载─是产品工程师所需面对的新增的挑战。


用直接明显的方式提供这些时脉,看起来似乎很简单:使用所需的时脉产生器,无论多少个,并将每一个时脉置放于印刷电路板(PCB)目标负载的旁边,或使用以主时脉驱动的时脉树即可。这样做可解决多时脉的问题,至少理论上是如此,因为这可满足每一个负载设备的需求,其方法为使用订制的时脉讯号以符合特殊的需求。每一个时脉来源被安置在它负载的附近,因此时脉群体中的以及时脉之间的串扰和讯号就会降低,因而将增加的时脉抖动和畸变降至最低。


针对每一个目标负载使用一个时脉IC的解决方案似乎很吸引人,但它也有很多负面影响:


1. 多个且个别分开的时脉产生器IC会有直接的材料成本问题,且管理和取得这些不同IC的后勤作业也会是个问题。


2. 这需要有相当大量的印刷电路板空间,而这条件几乎是所有设计上的顾虑。


3. 若使用个别的单一输出的时脉产生器,而不是使用分散式的时脉树,那么每一个时脉需要有自己的晶体,这会造成更多的成本和电路板空间需求。


4. 使用一个「时脉数」来产生所有最后的时脉会增加成本、炭足迹、以及时脉抖动和误差累积。


5. 使用多重IC会增加总功耗。


6. 使用多重时脉产生器IC会让供应商在横跨不同产品的生产线上系统设计的再使用变得较困难,因为每一个新的设计可能会有不同的布局和时脉组件。


这些每一个因素在设定的情况下其重要性是由设计、其优先考量、和其利弊得失的权衡所决定。使用一个时脉产生器加上对每一个独特时脉所需的晶体,做这样的决定,在多处理器系统中会有许多意想不到的后果。


提供优势的替代方案

幸好有另一个方法能有效克服在多处理器设计中使用独立分开时脉产生器IC所带来的缺点。用一个多路输出、可编程时脉产生器可从单一晶体中提供独立的输出,因此可替代两个、四个,或更多个时脉。这些IC有许多不同的输出选项、组态、频率区间,可使用于不同的应用目标。


就一个多路输出时脉产生器而言,其功能要能够符合各种时脉负载的需求,是一件很重要的事。在许多的设计中,各种的负载不仅理所当然地有不同的频率,而且亦有不同的电压、格式、上升/下降最大时间和抖动等规格。高端FPGA或SoC对所使用的时脉,相较于相同设计中低速路通讯连结的产品,其规格需求会更严谨得多,而设计者会选择可符合所有需求的单一时脉产生器IC。


最新世代的可编程时脉产生器能够做到这点,特别是能够符合困难的需求。例如:Xilinx的Virtex-6和Virtex-7 FPGAs就包括了数据传输数率介于480Mbps~6.6Gbps和2.488Gbps~11.18Gpbs之间的无线收发器、每通道原始数据速率可达5.0Gbps的PCI Express Base、以及可支援10/100/1000 Mbps连结的乙太网​​路MAC​​区块。


为了符合设计者以这些FPGA为基础的线路设计需求,IDT提供了VersaClock 6 系列的可编程时脉产生器,如图1所示。此款VersaClock 6 时脉产生器可提供二到八个可设定组态的输出(可选择LVDS或LVPECL),以及依据所选择的特定设备,可提供二个、三个或四个一次性可编程(OTP)组态。所有这些时脉产生器皆具有分数输出分频器架构以达到最大弹性,且可产生介于1和350MHz之间的任何频率。此产品系列最值得一提的特性是其对RMS相位抖动低于500 fsec(0.5 psec)规格的保证。



图1 : IDT的VersaClock 6 系列时脉产生器,特性为二到八个可组态设定的LVDS或LVPECL 输出,每一输出具有1~350MHz的使用者可编写频率。
图1 : IDT的VersaClock 6 系列时脉产生器,特性为二到八个可组态设定的LVDS或LVPECL 输出,每一输出具有1~350MHz的使用者可编写频率。

应用实例说明

必须支援SMPTE 424标准的设计是最佳的例子,说明使用可编程多路输出设备所带来的这些好处。此一标准,亦称为3G-SDI,针对高效能3Gbps的SerDes(串行器/解串器)功能,有非常严格的眼抖动规格,以符合所需的误码率(BER)目标。


SMPTE(the Society of Motion Picture & Television Engineering)是国际认可的标准组织,其管辖之规格,包括数据电视传输(通常称为SDI或Serial Data Interface)的高速串行物理介面。该组织主要的任务包括:


‧ 针对从10Hz到100kHz,峰值到峰值2.0 UI最大值的时序抖动规范。


‧ 针对从100kHz到297MHz,峰值到峰0.3 UI 最大值的校准抖动规范;并建议使用0.2 UI。


(单元区间(Unit Interval - UI)是两个相邻的讯号转换之间的时间,以及时脉频率的倒数。)


在更多技术性挑战的情况下,许多广播视频设计需要支援NTSC和PAL的HDTV标准,也就是说必须同时具有148.5MHz和148.5/(1.001)MHz的参考时脉。此外,支援IP视频(Voice-Over-IP;VoIP)的广播视频产品趋势意谓着这些设计可能也需要支援10GE PHYs (10 gigabit Ethernet Physical Layer),因此一个额外的156.25MHz参考时脉通常是必需的。


因为整合了高效能的GTX/GTH/GTP无线收发器,Xilinx 7系列的FPGA经常被选择用于这些符合SMPTE规格的设计。为了要符合SMPTE 424的眼抖动规格,Xilinx对使用于驱动这些SerDes功能的参考时脉指定了非常严谨的dBc/Hz相位噪音要求。


如果相同的Xilinx 7系列的GTX/GTH/GTP 无线收发器亦用于10 Gbps的SerDes,那么这非常严谨的dBc/Hz 相位噪音需求就会再次显得非常关键。这些非整数相关时脉频率(148.5 MHz、148.351648 MHz、156.25MHz),当与每个时脉非常严谨的相位噪音需求结合时,针对提供一个整合性的时脉解决方案,就会构成一个工作要项。


幸运的是,有个单一装置能够将这些高效能时脉合成在单一设备之中:IDT的Universal Frequency Translator(UFT)系列高端PLL产品。此系列产品可用来做为高效能合成器,只需要一个简单、基本模型的并行谐振晶体作为它的输入参考即可。


UFT系列产品针对每个PLL支援一个或两个不同的可选择引脚组态,且可预先载入内部一次性可编程(OTP)的非挥发性记忆体,用于电源启动的自动运转,且其I2C 串行介面可用于设定所需的频率转译组态。


针对SMPTE 424规格的设计,IDT的8T49N241可用来作为高效能,四路输出的合成器,可明显减省电路板空间和降低设计复杂度。此系列产品的时脉装置在此高难度的应用中具有 Xilinx 7系列参考时脉所需的效能。


图 2显示一个典型的相位噪音图像,取自IDT UFT时脉装置所产生的156.25MHz输出时脉。此相位噪音图像远低于定义在Xilinx Action Note AR# 44549中的相位噪音遮罩。



图2 : IDT UFT时脉IC所产生的156.25MHz输出时脉的典型相位噪音图像,其超过Xilinx Action Note对遮罩的规格需求。
图2 : IDT UFT时脉IC所产生的156.25MHz输出时脉的典型相位噪音图像,其超过Xilinx Action Note对遮罩的规格需求。

若设计者选择具多路输出的单一时脉产生器IC,那么使用独立分开的时脉IC所产生的许多问题就会消失或变得单纯得多了。此外,因为增加了时脉IC的可编程性,相同的组件和配置可用于横跨多种类或升级的产品上。


当设计者使用单一时脉IC时,必须记住一件事情。这IC的实体位置和印刷电路板针对各种输出的个别负载的电路布线必须事先建模并进行模拟测试。这样做是必须的,以维持时脉讯号的完整性,并将串扰和噪音对抖动的影响降至够低的水平。所幸这些高速率讯号和设计布建的模拟工具是可取得的,使得这样的模拟测试可行,且亦有助确保非时脉讯号的整体设计效能。


工具、易使用性也是设计的考量

很明显地,一个使用者可编程的,可完全作组态设定的IC ,譬如时脉产生器,如果它无法提供容易的编程或组态设定,这对使用者来说是令人沮丧的。 IDT的Timing Commander 软体让客户可以直觉和弹性的使用者图形介面(GUI)对装置做组态设定和编程。


图3显示一个萤幕捕获的图形,举例说明此平台的GUI在SMPTE 424应用中,作为高效能四路输出合成器,用于8T49N241的组态设定。此分数回馈PLL与整数和分数输出分频器混合的组合使得8T49N241可产生所有这些0 ppb (十亿分之几)添加合成错误的输出频率,且所测得的10GE和SMPTE 424时脉的相位噪音效能符合Xilinx 7 系列的规格需求。



图3 : 在对SMPTE设计作组态设定时,IDT Timing Commander GUI使用分数回馈PLL与整数和分数输出分频器混合的组合以产生所需的输出频率。
图3 : 在对SMPTE设计作组态设定时,IDT Timing Commander GUI使用分数回馈PLL与整数和分数输出分频器混合的组合以产生所需的输出频率。

此外,系统内的I2C可编程模式可在电源启动时用于编写一些多路输出装置,以覆盖一次性的可编程(OTP)记忆体组态,因此在需要时可重新设定设备的组态。最后,使用者可在每一个输出配对另外编写独立的扩频功能,以减弱系统层次的EMI/RFI水平和相关的顾虑,当然这也是依据所选择的设备而定。


使用者可编程性以多种方法便利多处理器系统设计者的工作,并克服许多因使用个别独立时脉产生器所遭遇到的缺点,且不会牺牲效能。此一可编程性以单一设备支援不同的负载类型和需求,因此「哪种时脉适合什么类型?」这样的问题就可获得解决了。它们当然可对频率作客制化,也可针对关键性的设计规格,如成本效益、执行效能和能源效率予以客制化,而无需像其他产品需要太多的效益妥协。


(作者Baljit Chandhoke 为IDT公司时脉产品产品线经理)


参考文献

1. AN-815, "Understanding Jitter Units," http://www.idt.com/document/apn/815-understanding-jitter-units


2. AN-827, "Application Relevance of Clock Jitter," http://www.idt.com/document/apn/827-application-relevance-clock-jitter


3. AN-839, "RMS Phase Jitter," http://www.idt.com/document/apn/839-rms-phase-jitter


4. AN-840, "Jitter Specifications for Timing Signals," http://www.idt.com/document/apn/840-jitter-specifications-timing-signals


5. "IDT Clocks for SMPTE and XilinxR 7 Series FPGAS," http://www.idt.com/document/idt-clocks-smpte-and-xilinx-7-series-fpgas


6. "Xilinx Action Note AR# 44549," http://www.xilinx.com/support/answers/44549.html


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