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封装与晶粒介面技术双管齐下 小晶片发展加速
先进制程推进下的明日之星

【作者: 吳雅婷】2021年05月03日 星期一

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当延续摩尔定律的开发重点,也就是单一晶片电晶体数量的世代更迭仍因技术受阻而放缓,未来晶片市场逐渐开始拥抱小晶片的设计思维,透过广纳目前供应链成熟且灵活的先进制程技术,刺激多方厂商展开更多合作,进一步加速从设计、制造、测试到上市的流程,让更多高效节能的晶片与物联网成真。


要说目前市场上最主流的晶片设计,必非「系统单晶片(SoC)」莫属。就这点,近年最广为热论的焦点就锁定苹果2020年推出基於Arm架构的自制晶片M1,而日前盛大举行的苹果2021年首场全球新品发布会中,最新一代iMac更揭晓为继MacBook之後采用M1的第二波产品之一,SoC更被点名,它就是iMac超轻薄吸睛外型的设计关键。


苹果M1把CPU、GPU、记忆体、I/O等元件全部整合在同个晶片上,目标是针对晶片性能、功耗和尺寸(PPA)全面进一步提升,结果确实也达到了整体系统效能优化的突破性成果。iMac除了尺寸更轻薄,在效能方面,CPU最高增加了85%,GPU最多提升至两倍,就连备受瞩目的AI机器学习,甚至能升级至三倍。



图一 : 苹果首款自制晶片M1就采用SoC设计,由於CPU、GPU等元件在制造与运作上都更紧密互连,产品的效能、功耗和尺寸全部都能支援显着的升级。图为最新iMac的产品特色与性能升级。(source:Apple)
图一 : 苹果首款自制晶片M1就采用SoC设计,由於CPU、GPU等元件在制造与运作上都更紧密互连,产品的效能、功耗和尺寸全部都能支援显着的升级。图为最新iMac的产品特色与性能升级。(source:Apple)

采用SoC设计的优势就是这麽诱人,可以一次满足常被谈到的晶片性能三大指标,在在彰显其在晶片设计坐稳主流地位的关键。


但问题是,半导体发展至今,不仅负责不同功能的各类元件种类更多,包含如5G等无线通讯、AI加速,以及智慧应用所需的语音、影像、温度感测等功能,这些在以往并非设计所需。


这些元件带给先进制程的生产挑战也更为严峻。电晶体是更小了,但整体系统却因需要整合更多元件而变得更大,良率会因此下降想像一下,越大的靶,中枪阵亡的机率更高;开发成本也正变得越来越昂贵,不论是时间或资金,都导致意欲跟进新兴市场的IC业者难以跨越这道竞争门槛。


因此,考量未来产品应用的需求转变,以及目前制程技术的显见瓶颈,摩尔定律关注的电晶体密度与闸极微缩,很可能不再是未来晶片开发的首要重点,更有可能的是,晶片设计的灵活性、整合性和即时性将成为一股新风潮,从SoC这种单片(monolithic)的设计思维,趋动迈向模组化(modular)与异质性(heterogenous)的方向发展,这不仅能最大程度活化现有的供应链资源,更重要的是,可以更顺利地因应物联网对晶片的爆炸性需求。


从CPU到GPU,小晶片可行性持续拓展

小晶片趋势的进展速度非常惊人。市调机构Omdia就相当看好小晶片市场,2020年时他们预估,小晶片在半导体制造领域将在未来四年以九倍的速度成长,2024年产值达到58亿。未来,半导体产业也能藉此回复到晶片每两年推新进展的经济循环。


小晶片架构的应用范围极广,包含MPU、GPU、PLD以及SoC都能导入这项新的设计思维。目前全球有越来越多半导体厂商与国家级研究单位开始采取这条另辟蹊径的晶片开发策略,甚至包含曾经对多晶片模组(multi-chip module;MCM)十分不以为然的Intel,它现在可是摇身变成小晶片市场的主要开发者之一,而且持续积极号召产业夥伴投入开发更多基於小晶片的产品。


先进封装是小晶片的推手 也是先决条件

Intel曾经坦言,早在开发双核处理器Pentium D和四核处理器Core 2时,他们就采取了将两颗小晶片放在同一晶片上的做法,前者用的是Pentium 4,後者是Core 2 Duo。因为M2M架构可以减少设计复杂度、相关问题以及把问题复杂化的情况,而这些却是用单片核心(monolithic core)设计必须面对的固有问题。



图二 : 针对晶片设计的未来发展,Intel预期将从系统单晶片迈向小晶片架构,验证会逐步从IP等级细致化至小晶片等级,开发时间能从现在的3~4年大幅缩短成1年内,单颗晶片的瑕疵也能从上百个改良至个位数。(source:Intel)
图二 : 针对晶片设计的未来发展,Intel预期将从系统单晶片迈向小晶片架构,验证会逐步从IP等级细致化至小晶片等级,开发时间能从现在的3~4年大幅缩短成1年内,单颗晶片的瑕疵也能从上百个改良至个位数。(source:Intel)

小晶片架构把目前的主流设计思维分区解构,问题因此由繁化简,不过若想达到系统效能、成本与尺寸的极致优化,却也不是把大晶片切割再拼贴就能满足,小晶片的未来发展,主要就看半导体厂商的封装技术与介面连接技术。


Omdia分析师Tom Hackenberg就指出,小晶片采取的策略是用更多晶片来增加电晶体数量,刚好避开了摩尔定律在单一晶片上放更多电晶体的发展途径,利用封装,就能把多个小晶片整合起来。


显见封装技术无疑是开发小晶片时首先浮现的先决考量。在这个领域,Intel与台积电是长久以来的两大名将,双方对市场与专业技术常有所见略同的洞察,因此解决方案也不可免地互别苗头。在2.5D封装,分别提出了利用桥接互连的EMIB以及导入中介层的CoWoS技术,在3D封装则有Foveros和InFO技术。


标准化介面是产业共同的下一步

有了这些先进封装技术,小晶片的应用要拓展与创新增添了许多可能,同时,现阶段产业也在努力达成小晶片开发的另一个目标,就是晶粒之间(D2D)的介面连接技术,目标是增加小晶片之间的传输频宽,同时确保这些偕同运作的功耗更省电,也就是精进小晶片设计的效能与功耗表现。


市场上现有的几个D2D介面解决方案都聚焦在实体层(PHY)。Intel就与美国国防部DARPA紧密合作,发展开源的AIB(Advanced Interface Bus)汇流排架构,近期也公开了AIB 2.0的初步规格,不仅要增加每通道的IO数量,微凸块(microbump)的尺寸也要更小,其矩阵面积可以比上一代标准还小一半,整体频宽密度就能提升六倍。


AIB汇流排架构的开源性质也显示了硬体界的新气象,AIB 2.0的规格就是由Google号召成立的CHIPS联盟(CHIPS Alliance)宣布推出,成员还包括三星、阿里巴巴、威腾(Western Digital)、明导国际(Mentor)和SiFive等。


CHIPS联盟藉由提供矽基元件和FPGA的开源硬体设计,希??能够创造开放合作的开发环境来降低研发成本,而小晶片概念的初衷,也呼应了半导体供应链在共同面对开发成本与技术挑战时的迫切需求。「业界对小晶片的开发需求来自几个面向,包含标准化的介面,更确切的说,是一个标准化的实体层,而且必须利用特定的制程或封装技术来展示应用范例,要做到这些,我们也需要EDA生态系的支援。」CHIPS联盟执行长Rob Mains表示。


SiFive旗下负责ASIC与IP开发的事业单位OpenFive也推出HBM/D2D解决方案,近期更宣布,利用其HBM3与D2D介面IP、SiFive的32位元Risc-V核心以及台积电5nm制程,已成功完成晶片设计(tape-out),能够打造高效能的小晶片,将多个晶片整合,或利用中介层完成2.5D封装,应用锁定高效能运算、AI运算、网路或储存等热门应用。


可以想见,小晶片从FPGA、CPU将一路扩展至GPU、APU等元件开发上,近年屡次以创新技术大举推出物美价廉处理器竞品的AMD也是小晶片的主要开发商,其采用Zen 2架构的EPYC处理器就成功地把负责主要运算和处理其他连接或控制功能的元件区隔开来,整合7nm与14nm各自的效能与成本优势。下一步他们更将进击GPU领域,除了要让小晶片之间的连接设计能确保记忆体的资料同步,与CPU连接的汇流排技术也会是未来关注的重点。


台湾AI供应链 也能是小晶片供应链

那麽,台湾供应链在小晶片发展上的舞台会在哪?目前采用小晶片设计的产品多半还是锁定主要的逻辑和记忆体功能,其他功能区块或AI加速器会是接下来努力实现的方向,但要做到这点其实颇有难度,除非与第三方,也就是其他半导体公司合作。


工研院资讯与通讯研究所所长阙志克日前在2021 VLSI研讨会上就点出,全球在AI与5G物联网的浪潮下,对AIoT的需求将会大幅攀升,面对新一代晶片少量多样的特性,传统晶片设计模式将转变为「小晶片系统设计」。



图三 : 工研院主办的VLSI国际研讨会日前盛大展开,剖析AI、新兴记忆体与小晶片系统的最新发展(source:itri.org.tw)。
图三 : 工研院主办的VLSI国际研讨会日前盛大展开,剖析AI、新兴记忆体与小晶片系统的最新发展(source:itri.org.tw)。

AI晶片市场,是台湾半导体供应链未来共同的战略要塞,再结合小晶片趋势,或许就能汇聚出逻辑、记忆体与感测领域的加乘效益。目前工研院发展了AI晶片的软硬体设计平台,并与国内的IC设计及晶圆厂合作,开发以小晶片为基础的新一代AI晶片,包含具备记忆体开发技术的力积电,以及布局感测晶片与IP技术市场的凌阳,目前皆已与工研院展开合作。


阙志克表示:「台湾半导体在全球供应链中具备相当完整的开发资源,利用像是台积电10nm以下的先进制程,可以实现高效能运算应用,但相对地,这些先进晶片的制造与IP授权成本也较高,随着摩尔定律走到3nm以下,小晶片系统与先进封装会是关键的下一步,为後摩尔时代开创半导体产业的全新机会。」


他指出,工研院已经起先部署台湾的「小晶片生态系统」,未来IC业者可以透过封装技术,将多个晶片IP整合在同一封装,晶片设计也能由20%自行开发、80%由外部第三方的方式供应,半导体制造商的商业模式也将更多元,IP授权可以不再是钜额投资,而是依照销售量定价。


「用多少算多少,就能减轻IC设计业者在开发初期的负担,这对tier 2或tier 3的业者来说是很好的契机。」阙志克表示。


结语

小晶片是未来晶片设计的明日之星,随着先进封装与介面连接技术创新双管齐下,未来可??看见运算单元与记忆体单元分别由不同业者设计,各自还能以最适合的制程生产,再以先进封装技术加以整合,最终实现逻辑与记忆体之间更高效能的资料传输,还能用更低成本、更高弹性的方式加速AI晶片上市。台湾的半导体供应链具备地域与先进技术的多重优势,掌握这波小晶片趋势,更能以多元化的商业模式在国际市场拓展商机。


**刊头图(source:amd.com)


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